cadence virtuoso layout에서 schematic 추출하기

[PNR로 생성한 Layout 기준]

 

IC Compiler에서 .vg파일이 출력되어야한다.

 

.vg 파일과 공정사로부터 받은 .v파일 .spi파일을 이용해서 .cdl파일을 생성 할 수있다.

 

v2lvs -v main.cts_route.vg -o result.cdl -l tcbn65gpluslvt.v -s tcbn65gpluslvt_200a.spi -s0 VSS -s1 VDD

 

위와 같은 형태로 Calibre가 설치된 환경의 터미널에서 실행하면 .cdl 파일이 생성되는데 이를 이용해 LVS를 검증할 수 있음.

 

 

또한 Virtuoso - Import - Spice에서 위에서 생성된 .cdl파일을 Import하면 sub circuit 단위로 schematic으로 변환해준다.

 

내가 넣은 합성한 layout...

 

변환되는중

 

 

 

변환된 인버터 셀중 하나