(3) Auto Place & Routing을 해보자 - Synthesis_setup
우리가 알고있는, 설계한 verilog 코드(RTL)들이 실제 레이아웃으로 변환 되기 위해서는 Gate level로 netlist를 변환해야하며 이 과정을 synthesis(합성)라 하고 이런 과정을 수행하는 synopsys의 EDA tool이 Design Compiler, Cadence의 Genus 이다. 설계한 RTL이 NAND, NOR, DFF와 같은 Gate level로 변환하기 위해서는 해당 공정의 standard cell이 필요하고 이외에도 여러 공정 정보들이 필요하다. 대부분의 파일들은 공정사에서 제공받을 수 있다. 결국 스크립트를 잘 만들어놓고 RTL파일만 바꿔가며 Script를 실행만 하는게 대부분이긴 하지만 많은 시행 착오를 해보는게 좋고 메뉴얼을 보면서 명령어 하나 하나 옵션을 적용해..