Ethan Shin

Hspice 2016 기준 sp file 상단에.hdl './va/refgen.va' verilog-A 파일을 위 형태로 선언. xrefgen clkref ref_clk fc=50e6 이후 Instatance 선언 이후에 위 형태로 내부 Parameter를 변경할 수 있음. Hspice 시뮬레이션 결과 vpulse로 만든신호(Red), Verilog-A로 만든 신호(Blue), 목표 사양(Black)의 Noise 특성이 위와 같게 나와서 조금더 측정시 환경을 고려할수있음.

AMP나 LDO의 Loop 특성을 보기 위한 HSPICE 시뮬레이션 방법 1. 회로의 Feedback loop 를 끊어준다.2. [vfb inp out dc 0] 을 sp file에 추가하여 vfb라는 source로 연결해준다.3..ac dec 100 10 10G sweep load 1m 20m 1m  $$ out Current = load.probe v(*).lstb mode=single vsource=vfb.probe ac lstb(m) lstb(db) lstb(p) lstb(r) lstb(i).measure    ac  amp_pm      find    lstb(p)     when    lstb(db)=0.measure    ac  amp_GBWP    when    lstb(db)=0

내가 보기위한 글  moscap layout 까지 설계한후에 pex 로 netlist pex pxi 파일 추출, xftp로 꺼내온다음에 hspice 로 시뮬레이션 돌리면됨 단 netlist 파일에서 include 밑에 있는거 지우고 맨밑에 end 를 *end로 주석처리안하면 시뮬레이션 안돔 혹은 필터로 만들어서 cutoff frequency 측정 가능