Ethan Shin

Hspice 2016 기준 sp file 상단에.hdl './va/refgen.va' verilog-A 파일을 위 형태로 선언. xrefgen clkref ref_clk fc=50e6 이후 Instatance 선언 이후에 위 형태로 내부 Parameter를 변경할 수 있음. Hspice 시뮬레이션 결과 vpulse로 만든신호(Red), Verilog-A로 만든 신호(Blue), 목표 사양(Black)의 Noise 특성이 위와 같게 나와서 조금더 측정시 환경을 고려할수있음.

작성일 2024년 12월 30일 Tool : OrCAD23 OrCAD에서 SMA Connector를 2개 불러왔고 2개의 배선을 만들었음. 회로도를 PCB Editor를 로 추출함. 위의 2개는 TP1 아래 2개는 TP2로 정의하였음.  Constraint manager의 Electrical/Net/Impedance항목에 들어가면 Net별로 Target Impedance를 설정 할 수 있음. 테스트를 위해 TP1은 50옴, TP2는 100옴으로 설정하고 Tolerance는 5%의 margin을 준뒤 종료하였음 그뒤 pcb designer의 setup/constraints/mode에 들어가면 아래와 같은 창이나옴.  여기서 Electrical에 Impedance를 On하면 이전에 설정한 Impedence의..

Silk screen top에 작성한 text가 3D View에서 안보일때에는 Text의 두께가 기본으로 설정되어 있을 확률이 높음. 이를 해결하기 위해서는 Text의 두께를 키워주면 됨  Text의 두께를 바꾸는 방법은Setup - Designparameter -text 위 메뉴에서 setup text sizes를 누르면 여러 text blk에 대한 내용이 나오는데 여기서  Photo width를 변경하면 됨

ORCAD PCB Editor에서 우선적으로 진행되야 하는 Board outline설정에서 분명 Design parameters에서 충분히 큰 영역을 만들었으나 Design Outline에서 크기 설정시에 width too large 혹은 height too large라는 에러가 뜨는 경우가 있다.   위 에러에서 크다는 기준은 현재 보고있는 화면을 기준으로 에러를 띄운다 따라서 마우스를 스크롤 하여 더 큰 영역을 본 상태로 작업을 해야한다. 즉, 보고있는 영역보다 작은 Outline만 만들수 있다.

야마하 THR10ii을 구매함.  양호하게 포장되어서 배송됨.  제품 박스와 거래명세서가 포함되어있음 개봉후 파워 케이블과 어댑터가 들어있음. 일본 직구 물품이라 110V용 케이블이 들어있음  구성은 본체와 위에 있던 케이블 및 설명서, 취급주의서 같은것들이 전부임  이상한 케이블..에다가 접지선이 분리되어있는 이상한 형태..  DC 15V에 3A를 지원하며 입력으로는 100-240V이기때문에 국내에서 따로 주문하였음. 근데 직구제품인데 한글이 많이 써있다. 따로 주문한 크로바 케이블.. 넉넉히 2M짜리로 구매하였음  이상없이 잘 동작하는것을 확인하였음. 전원 버튼은 1초이상 누르고 있어야 전원이 켜짐 헤드폰을 연결하고자 할때에는 연결후 전원을 켜야 인식되는것으로 보임. 아주 마음에 든다.

문제1) RHEL9에서 Cadence의 IC231설치시에 Installscape를 이용하였음에도 Configure 단계에서 Fail이 발생하는 경우가있다. 해당 설치 로그를 확인해보면 xterm : command not found 와 같은 오류가 있는것을 볼 수 있다. RHEL에서는 sudo dnf install xterm Debian에서는 sudo apt-get install xterm Arch Linux에서는 sudo pacman -Sy xterm 명령어를 이용하여 xterm을 설치후에 IC231설치하면 configure까지 진행되는것을 확인하였다. 문제2) 정상적으로 설치되었으나 virtuoso & 명령어에 대해 virtuoso : command not found가 발생하였음. ksh pacakge..

- 문자 검색:/"원하는 문자" - 줄 번호 표시set number

프로그램명 nethogs Centos 6 기준 설치 명령어 yum install nethogs nethogs -a 를 통해 User 별, 프로그램 별 네트워크 전송량 및 수신량 확인 가능 사용 예

디지털 회로 설계를 입문하기위해 비교적 쉬운 인코더를 Verilog로 설계한다. 처음 작성하는 만큼 환경 구성에 대한 간단한 설명도 함께한다. 설치한 Vivado는 2022.2 ML이고 사용자의 환경에 따라서 굳이 최신버젼일 필요 없이 안정적인 버전을 찾아 사용하면된다. Vivado를 처음 키고 Create Project를 누른 모습 Project 명을 설정 Next Next 사용하고자 하는 Board 및 FPGA 선택 Design source 우클릭후 Add resource Next Verilog 파일(.v)명 작성 Next 생성된 .V파일 더블 클릭 기본 탬플릿으로 작성된 .v 파일 생성 완료. 이후 Encoder설계를 진행한다. 이번 게시글에 사용할 인코더는 8-bit thermometer code..

박사과정 연구분야를 디지털 회로쪽으로 진행할 예정이라 Place and Routing 방법을 천천히 정리해보려고 한다. Verilog를 이용하여 시스템을 설계하고 TSMC 65nm 혹은 TSMC 40nm를 이용하여 Layout 까지 진행할 예정이다. 연습을 위해 구현할 IP는 간단한 인코더를 시작으로 SPI,Pattern Generator , I2C, Digital Filter까지 진행할 예정이다. 또한 Verilog 설계는 직접 설계하는방법이 아닌 Chat GPT와 같은 생성형 AI를 응용하여 진행한다. 사용할 Program은 Cadence, Synopsys, 의 EDA Tool들과 Xilinx사의 Vivado이고 사용할 FPGA 는 Xilinx사의 KCU105 Evaluation kit이다 목차 (1..