Ethan Shin

ic compiler에서 Place_opt 시에 다음과 같은 에러가 발생한다. Severe Error: Fatal error: Placer did not complete. (PSYN-375) 평소에 멀쩡하던게 갑자기 발생하며 원래되던 스크립트들도 다 발생한다.. icc 재설치를 해봤으나 동일함 CSDN에서 형님들이 추천한 방법은 set_separate_process_options -placement false 옵션을 추가하면 된다고 하였고 실제로 위 옵션에서 해결됨ic compiler에서 Place_opt 시에 다음과 같은 에러가 발생한다. Severe Error: Fatal error: Placer did not complete. (PSYN-375) 평소에 멀쩡하던게 갑자기 발생하며 원래되던 스..

Design compiler의 library setup tcl을 완료하였다. set ASIC_DIR "/home/nas/workdir/asic"# Recommand DESIGN_NAME = TOP_MODULE# if top mududle is top.v then set TOP_MODULE as "top"set DESIGN_NAME "encoder_binary_8b" set TOP_MODULE "encoder_binary_8b"set RTL_PATH "$ASIC_DIR/newscript/2_syn/1_input/RTL"set RTL_LIST "encoder_binary_8b.v" 그리고 위와같이 Verilog로 설계한 디자인 내용들을 설정한다. 이렇게 Library setup tcl 파일과 proj..

우리가 알고있는, 설계한 verilog 코드(RTL)들이 실제 레이아웃으로 변환 되기 위해서는 Gate level로 netlist를 변환해야하며 이 과정을 synthesis(합성)라 하고 이런 과정을 수행하는 synopsys의 EDA tool이 Design Compiler, Cadence의 Genus 이다. 설계한 RTL이 NAND, NOR, DFF와 같은 Gate level로 변환하기 위해서는 해당 공정의 standard cell이 필요하고 이외에도 여러 공정 정보들이 필요하다. 대부분의 파일들은 공정사에서 제공받을 수 있다. 결국 스크립트를 잘 만들어놓고 RTL파일만 바꿔가며 Script를 실행만 하는게 대부분이긴 하지만 많은 시행 착오를 해보는게 좋고 메뉴얼을 보면서 명령어 하나 하나 옵션을 적용해..

이전에 layout을 schematic으로 import하는 방법에대한 글을 posting하였음. 이번에는 hspice netlist를 virtuoso schematic으로 변환하는 방법과 total width와 width가 맞지 않아 LVS통과가 되지 않을때에 해결법에대한 포스팅임  일단 Layout을 Calibre PEX를 이용해 Hspice Netlist로 변환이 완료됬다는 전제가 있음 Import - Spice Input 탭에 Netlist File과 Reference Library List를 기재해야한다. Netlist file은 Calibre pex 로 추출한 netlist를 놓고 reference lib는 PDK(nch나 pch와 같은 소자가 포함된 라이브러리)의 라이브러리 이름을 설정한다. ..

[PNR로 생성한 Layout 기준] IC Compiler에서 .vg파일이 출력되어야한다. .vg 파일과 공정사로부터 받은 .v파일 .spi파일을 이용해서 .cdl파일을 생성 할 수있다. v2lvs -v main.cts_route.vg -o result.cdl -l tcbn65gpluslvt.v -s tcbn65gpluslvt_200a.spi -s0 VSS -s1 VDD 위와 같은 형태로 Calibre가 설치된 환경의 터미널에서 실행하면 .cdl 파일이 생성되는데 이를 이용해 LVS를 검증할 수 있음.  또한 Virtuoso - Import - Spice에서 위에서 생성된 .cdl파일을 Import하면 sub circuit 단위로 schematic으로 변환해준다. 내가 넣은 합성한 layout... 변환..

디지털 회로 설계를 입문하기위해 비교적 쉬운 인코더를 Verilog로 설계한다. 처음 작성하는 만큼 환경 구성에 대한 간단한 설명도 함께한다. 설치한 Vivado는 2022.2 ML이고 사용자의 환경에 따라서 굳이 최신버젼일 필요 없이 안정적인 버전을 찾아 사용하면된다. Vivado를 처음 키고 Create Project를 누른 모습 Project 명을 설정 Next Next 사용하고자 하는 Board 및 FPGA 선택 Design source 우클릭후 Add resource Next Verilog 파일(.v)명 작성 Next 생성된 .V파일 더블 클릭 기본 탬플릿으로 작성된 .v 파일 생성 완료. 이후 Encoder설계를 진행한다. 이번 게시글에 사용할 인코더는 8-bit thermometer code..

박사과정 연구분야를 디지털 회로쪽으로 진행할 예정이라 Place and Routing 방법을 천천히 정리해보려고 한다. Verilog를 이용하여 시스템을 설계하고 TSMC 65nm 혹은 TSMC 40nm를 이용하여 Layout 까지 진행할 예정이다. 연습을 위해 구현할 IP는 간단한 인코더를 시작으로 SPI,Pattern Generator , I2C, Digital Filter까지 진행할 예정이다. 또한 Verilog 설계는 직접 설계하는방법이 아닌 Chat GPT와 같은 생성형 AI를 응용하여 진행한다. 사용할 Program은 Cadence, Synopsys, 의 EDA Tool들과 Xilinx사의 Vivado이고 사용할 FPGA 는 Xilinx사의 KCU105 Evaluation kit이다 목차 (1..