반응형

아날로그 연구실/아날로그 설계 5

Hspice save & load

Hspice에는 store & restore 혹은 save & load 기능이 있음. 이걸 찾아본 이유는 PLL 시뮬레이션에서 Locking 되는 과정이 너무 오래걸리기 때문에 이를 생략하고 싶었음. 이번에도 발진기를 사용해서 테스트를 하였음 .tran 0.1p 10ns 명령어를 이용해 10ns의 시뮬레이션을 진행함 주파수를 plot해보면 아래 그래프와 같이 초기에 안정화되는 시간이 필요함. .store type = ic+ file = test+ time = 10n 와 같은 명령어를 추가하면 netlist상에 10ns에서의 모든 상태를 test.1e-8.ic0와 같은 형태로 저장이됨. 이 ic0파일을 가지고 다른 시뮬레이션을 진행할때 .load test.1e-8.ic0 를 한다면 이전 시뮬..

Hspice transient simulation runlvl 변경

Hspice의 Transient simulation 명령어는 다음과 같다. .tran 0.1p 30n 위 옵션을 사용하면 0.1ps의 resolution으로 총 30ns의 시뮬레이션이 돌아간다. 그런데 아날로그 설계시에 .option runlvl=5 와 같은 옵션을 일반적으로 설정을 하는데 PLL과 같은 피드백 회로는 시뮬레이션을 돌리는데에 큰 시간이 소요됨. 그런데 .tran 0.1p 30n runlvl = (0 5 15n 2) 와 같이 시뮬레이션을 돌리면 transient시간에 따라 runlvl을 다르게 설정할 수 있음. runlvl = (0 5 15n 2) 와 같은 옵션을 추가할시에 0초부터 15ns까지는 runlvl 5 로 시뮬레이션을 진행하다가 그 이후로는 runlvl 2로 시뮬레이션을 할 ..

Hspice 와 verilog-A

Hspice 2016 기준 sp file 상단에.hdl './va/refgen.va' verilog-A 파일을 위 형태로 선언. xrefgen clkref ref_clk fc=50e6 이후 Instatance 선언 이후에 위 형태로 내부 Parameter를 변경할 수 있음. Hspice 시뮬레이션 결과 vpulse로 만든신호(Red), Verilog-A로 만든 신호(Blue), 목표 사양(Black)의 Noise 특성이 위와 같게 나와서 조금더 측정시 환경을 고려할수있음.

Hspice Loop Stability Simulation

AMP나 LDO의 Loop 특성을 보기 위한 HSPICE 시뮬레이션 방법 1. 회로의 Feedback loop 를 끊어준다.2. [vfb inp out dc 0] 을 sp file에 추가하여 vfb라는 source로 연결해준다.3..ac dec 100 10 10G sweep load 1m 20m 1m  $$ out Current = load.probe v(*).lstb mode=single vsource=vfb.probe ac lstb(m) lstb(db) lstb(p) lstb(r) lstb(i).measure    ac  amp_pm      find    lstb(p)     when    lstb(db)=0.measure    ac  amp_GBWP    when    lstb(db)=0

반응형